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收发器关键技术

信号完整性收发器中的锁相环(PLL , phase locked loop ) , CDR(clock and data recovery) ,8B/10B编等各个混合信号模块设计中有模拟信号，如PLL中的压控振荡器，也有数字信号，如PLL中的分频器等。在一个芯片中，同时存在模拟和数字信号，容易产生电源同步噪声、地反弹和信号串扰。并且收发器的更高数据率意味着非理想的传输线效应会使布线更加困难，各层中的铜线会产生“趋肤效应”，高频信号掠过导体的表面，增加了信号衰减。

485收发器

RS-485自动收发通信速度较慢的原因主要有两个。一是若使用图1所示的自动收发电路，三极管的关断时间较长(主要是由于三极管关断时的存储时间较长)，图1中所示参数的三极管反相电路，开启时间如图2所示为10.2ns，关断时间如图3所示为1.14μs，因此若TXD发送低电平，DE&RE引脚较长时间后才会升至高电平，发送低电平的时间较长

自动收发电路发送高电平时总会有一段时间或全部时间是由上下拉电阻进行驱动的，若要提高发送高电平信号的驱动能力，需要使用较小阻值的上下拉电阻，由于RS-485收发器本身驱动能力的限制，上下拉电阻也不能选择太小，一般总线上所有节点的上下拉电阻并联值不能小于375欧，因此自动收发电路发送高电平信号的驱动能力非常有限。RS-485总线增加终端电阻后，发送高电平的AB差分电压是由终端电阻与上下拉电阻分压所得，所以此时发送的高电平信号幅值很低，因此使用自动收发RS-485收发器时，尽量不要使用终端电阻。

当485总线处于开路（485收发器与总线断开）或者空闲状态（485收发器全部处于接收状态，总线没有收发器进行驱动）时，485总线的差分电压基本为0，此时总线就处于一个不确定的状态。同时由于目前485芯片为了提高总线上的节点数，输入阻抗设计的比较高，例如输入阻抗为1/4单位阻抗或者1/8单位阻抗(单位阻抗为12kΩ，1/4单位阻抗为48kΩ)，在管脚悬空时容易受到电磁干扰。